4-lagige Platine ist gebogen

[Peter (Gast)]

Ich hätte da mal eine Frage:
ich habe zum ersten mal eine 4-lagig Platine machen lassen. Leider ist 
sie leicht gebogen, was jetzt nicht so schlimm ist, aber zukünftig 
vermieden werden soll.

Ich habe die 4 Lagen wie folgt angelegt (von oben nach unten)
1 Top: Analog und Logikleitungen (wenig Fläche)
2 Top innen: durchgängige Massefläche (Analog und Digital getrennt, aber 
abgesehen von der Freistellung für die Trennung ist die Fläche komplett 
gefüllt)
3 Bottom innen: Spannungsleitungen, einzeln, keine Fläche
4 Bottom: Logikleitungen (wenig Fläche)

Frage 1: Liegt das Verbiegen an der fehlenden Kupferfläche im Layer 
Bottom innen? Dort habe ich nur größere Bahnen mit div. Vccs (+5V, -5V, 
+24V, -24V, 3.3V) verlegt. Hätte ich nur eine Spannung, hätte ich die 
Lage geflutet, so aber nur ca. 20% der Lage mit Kupfer belegt, der Rest 
ist leer.

Frage 2: Da nun die Spannungen in den restlichen 80% der Lage nicht 
benötigt werden: sollte ich hier dann besser eine Spannung aussuchen und 
diese fluten lassen oder besser den Rest dieser Lage auch mit GND 
fluten?


Danke!
WPK

[Tilo R. (joey5337)]

Antwort 1: gut möglich.

Antwort 2: im Prinzip kannst du einfach die Leiterbahnen breiter machen. 
(Wie beim Isolationsfräsen.) Schön finde ich immer, wenn das mit 
funktionsspezifischen Bereichen geht. D.h. wenn du z.B. die 
3.3V-Versorgung nur in einen Bereich der Platine brauchst, kannst du 
dort mit 3.3V fluten.

Denke aber an die Signalleitungen auf Layer 4.


Wenn deine Versorgungsspannungen irgendeinen Dreck enthalten lass sie 
lieber klein und flute mit was anderem, oder GND. Und je nach dem, wie 
schnell oder empfindlich deine Signale auf Layer 4 sind, wünschen die 
sich vielleicht in ihrer Nähe auch lieber eine mehr oder weniger 
durchgängige GND-Plane.

[Gerd E. (robberknight)]

Peter schrieb:
> ich habe zum ersten mal eine 4-lagig Platine machen lassen. Leider ist
> sie leicht gebogen

schon vor dem Reflow oder danach?

Ich würde als erstes mal mit dem Platinenhersteller sprechen. Kann gut 
sein daß das gar kein Problem Deines Layouts ist, sondern ein 
Prozessproblem beim Hersteller.

Ansonsten lass Dir vom Hersteller sagen an welchen Stellen er Probleme 
sieht und was Du verbessern könntest.

[Test (Gast)]

Hier ein paar Hinweise zur sog. Copper Balance 
https://www.multi-circuit-boards.eu/en/pcb-design-aid/copper-balance.html

Bei den Billigherstellern passiert das meistens beim HASL Prozess weil 
da die Platine voll durchwärmt wird. Die anderen Oberflächen (ENIG, OSP, 
...) biegen sich dann beim Reflow ...

[Christian B. (luckyfu)]

Peter schrieb:
> 3 Bottom innen: Spannungsleitungen, einzeln, keine Fläche
> 4 Bottom: Logikleitungen (wenig Fläche)

Das ist, im Hinblick auf die Signalintegrität und EMV keine Gute Idee.

Lies dir dazu mal den Nachbarthread durch ( 
Beitrag "Mehrlagige Leiterplatte mit 5V, 3.3V - auch Masse aufteilen?" ). Bei Signalen ab 
150kHz ca. folgt der Rückstrom direkt unter der Signalleitung. Wenn dort 
keine Passende Fläche ist (Ob GND oder die entsprechende VCC ist dabei 
relativ egal) muss der Strom einen Umweg machen und baut eine 
Leiterschleife die zur Abstrahlung führt. Außerdem verringert sie die 
Signalintegrität, was bei langsamen Signalen mit hohem Pegel aber nur 
eine untergeordnete Rolle spielt.

[georg (Gast)]

Peter schrieb:
> Frage 1: Liegt das Verbiegen an der fehlenden Kupferfläche im Layer
> Bottom innen?

Eindeutig. Erste Regel bei Multilayer-Stacks ist die Symmetrie (in 
senkrechter Richtung). In erster Näherung ist die CU-Belegung bei 
Signallagen um 20%, bei Masselagen > 80%, diese 2 Kategorien sollten 
paarweise symmetrisch zur Mitte angeordnet werden, wenn man solche 
Probleme vermeiden will. Gute CAD-CAM-Systeme zeigen die CU-Bedeckung 
für die Lagen an.

Von der Symmetrie sollte man nur abweichen wenn es garnicht anders geht. 
Man kann auch den Füllgrad erhöhen indem man CU-Muster einfügen lässt.

Ist das Kind schon im Brunnen, kann man die Platine erhitzen bis das 
Basismaterial weich genug ist um es zu biegen, und sie dann zum Abkühlen 
in einen Rahmen spannen der sie gerade hält. Das hilft jedenfalls 
vorübergehend, ist aber natürlich Murks - der wesentliche Murks ist aber 
ja schon beim Entwurf passiert.

Georg

[Christian B. (luckyfu)]

georg schrieb:
> Eindeutig. Erste Regel bei Multilayer-Stacks ist die Symmetrie (in
> senkrechter Richtung). In erster Näherung ist die CU-Belegung bei
> Signallagen um 20%, bei Masselagen > 80%, diese 2 Kategorien sollten
> paarweise symmetrisch zur Mitte angeordnet werden, wenn man solche
> Probleme vermeiden will. Gute CAD-CAM-Systeme zeigen die CU-Bedeckung
> für die Lagen an.

In der Theorie ja, bei einer 4 Lagigen Platine sollte das aber nicht die 
Rolle spielen, sofern man von 17 oder 35µm Cu Auflage in den Innenlagen 
ausgeht. Hier hat der Hersteller aber auch noch etwas Spielraum, indem 
er die Prepregs mit unterschiedlicher Kettrichtung einsetzt um dieses 
Verhalten zu kompensieren, sofern es wiederholt auftritt.

[Gustl B. (-gb-)]

Ich hatte bei 4-Lagig noch nie Probleme und zwar völlig egal welche Lage 
wieviel Kupfer enthielt.