Hallo zusammen, Xilinx hat die Design Suite 13.3 released. Was ist Eure Meinung. Gibt es irgend einen Grund, von 13.2 auf 13.3 umzusteigen? Meine jetzigen Projekte laufen unter 13.2 sehr gut - endlich! Und meine Erfahrung sagt mir, dass ich mit seeehr hoher Wahrscheinlichkeit die Projekte im EDK komplett neu erstellen mus --> weil der automatische Upgrade (zumindest bei mir...) noch nie so wirklich fehlerfrei funktioniert hat. Im Release Note ist mir auch nichts aufgefallen, was ein Update (und die damit verbundenen Stunden, Tage oder gar Wochen... ;-) ) begründen würde. Vor allem, weil ich KEIN AXI nutze. Zur Zeit nutze ich (noch) nur den PLB-Bus... Ich habe allerdings vor, mir den AXI-Bus bald anzuschauen. Das EVA-Board dazu habe ich schon. Jetzt ist natürlich die Frage, wann man upgraden sollte. Oder denkt Ihr, dass 13.2 und 13.3 auch parallel installierbar sind. Bisher hatte Xilinx mit mehreren Versionen IMMER Probleme...??? Ich freue mich auf Eure Meinung! Gruß, Poolspieler
Zum EDK 13.3 speziell kann ich nix sagen, aber die ISE, Impact usw. 13.3 läuft genauso wie 13.2. Eine lustige Sache ist im Installer. Wenn man an Anfang den Haken raus macht, ob man eine Lizenz kaufen oder im Anschluss an die Installation managen will, wird der ganze Lizenz-Manager gar nicht mit installiert. Das war früher nicht so. Ansonsten funktionieren die Tools sowohl in der GUI als auch auf der Kommandozeile so wie gehabt. Ist wohl hauptsächlich die Unterstützung für die 7er und mehr AXI bei den IP Cores reingekommen. Die Bugs sind geblieben. Dateien, die nur Packages enthalten werden im Project Navigator weiterhin nicht angezeigt.
Ob das Update von der 13.2 zur 13.3 was bringt weiß ich nicht. Ich habe bis gestern noch die 12.2 genutzt und kann folgendes kleines Zwischenfazit geben: - Platzverbrauch auf der Platte: ein GigaByte mehr als die 12.2 - Designs werden ein paar wenige Prozente (1..2) kleiner (Spartan6) - Designs werden u.U. etwas schneller (80MHz -> 85MHz, Spartan6) - Synthese läuft teilweise deutlich schneller und braucht teilweise 50% weniger Speicher - wbtc.exe kackt ab Eine Parallelinstallation mit der 12.2 war problemlos möglich. Ob die GUI-Tools (ISE, EDK, PlanAhead) laufen hab ich mir noch nicht weiter angeguckt, da mein Designflow auf Makefiles/Kommandozeile beruht. Also alles in allem: Fortschritt und keine Revolution ;-) Duke
Hallo Duke, das die Parallelinstallation gut funktioniert ist eine sehr wichtige Information! Ich behaupte, die Versionen 10.1 und 13.x können nicht (bzw. nicht ohne größere Probleme) parallel betrieben werden. Bei mir war der Umstieg von 10.1 auf 13.x sehr aufwendig. Ich mußte alle Projekte im EDK neu zusammenschieben. Das automatische Upgrade der IPs (z.B. Microblaze) hat nicht funktioniert. Es hagelte Fehlermeldungen. --> die Performanceverbesserungen (bei mir Spartan3E) kann ich auf jeden Fall bestätigen! @Christian: Du hast in der GUI also keine Veränderung bemerkt? Ich hätte gedacht, dass ich in den Release Notes etwas von einer "optischen Erweiterung" von Buttons/Icons oder so gelesen hätte... Kann mich aber auch täuschen... Ich nehme folgendes aus der Diskussion mit: Vorerst werde ich bei 13.2 bleiben. Erst wenn ich auf AXI umsteige, werde ich auf 13.3 (oder dann vielleicht schon 13.4 ...;-) ) umsteigen. Mit einer Parallelinstallation... Gruß, Poolspieler
Hm, optisch hab ich erst mal nichts bemerkt, zumindest was ISE und Impact angeht. Kann ja nochmal gucken. Ich arbeite aber auch viel mit den kommandozeilen Tools, weil unsere Projekte über TeamCity gebaut werden. Für lokale Tests aber auch in ISE direkt. Parallelinstallation geht schon lange, man muss nur immer die PATH Umgebungsvariable(n) für die Installationen entsprechend umsetzen, weil die ISE zum Beispiel dann das falsche xst, map, par usw. aufruft. Wenn man die Variablen ändert, klappt das schon mindestens seit der 9.x
Zum Parallelbetrieb: Ab Version 12 können die Xilinx Installationen parallel installiert werden, da die Umgebungsvariablen nicht mehr systemweit gesetzt werden, sondern erst beim Aufruf des Startscripts.
Laut Xilinx hat ChipScope in der 13.2 einen bug. Beitrag "ChipScope nicht synthetisierbar wegen angeblichem RAM-Mangel"
Hallo, wir haben hier auf der Arbeit heute morgen auch die Tools von 13.2 auf 13.3 gehoben. XPS hat sich optisch stark verändert - mal sehen ob es auch besser Leistung bietet (sowohl in der Rechenzeit des kompletten Design-Flows wie auch in der Performance unseres Spartan6). Was die parallele Installation angeht kann ich Christian R. nur Recht geben. Wir haben auf einem alten Windows-Rechner alle Versionen seit 9.2i parallel. Man muss nur die Umgebungsvariablen ändern. Ich benutze seit Version 12 Linux und da geht die parallele Nutzung noch einfacher.
Hallo zusammen, vielen Dank für Eure Antworten. @Hannes: Chipscope nutze ich (noch) nicht - ist also kein Problem für mich... @Boris: Die Aussage
1 | XPOS hat sich optisch stark verändert |
deckt sich nicht ganz mit der Aussage von Christian weiter oben.
1 | Ansonsten funktionieren die Tools sowohl in der GUI als auch auf der |
2 | Kommandozeile so wie gehabt. Ist wohl hauptsächlich die Unterstützung |
3 | für die 7er und mehr AXI bei den IP Cores reingekommen. |
Was hat sich eigentlich an neuen Funktionen ergeben - ist da was sinnvolles dabei? Ich bin gerade dabei, mit die neue Version "herunter zu nuckeln" mit 50KB/Sec --> irgendwo im großen Web scheint es wohl gerade (oder schon seit ein paar Tagen!!!) ein Problem zu geben. grrrr Ich hoffe, dass ich es bis morgen heruntergeladen habe und installieren kann... Boris, Du schreibts, Ihr habt die Tools heute angehoben. Konntet Ihr die EDK-Projekte von 13.2 einfach in 13.3 öffnen? Bisher mußte ich hier einen hohen Aufwand treiben. Ich mußte alle custom-IPs neu erstellen. Die EDK-Projekte muse ich auch mit dem Systembuilder neu erstellen - da hat es sonst mit den ganzen IPs (Microblaze, MDM und so weiter) NUR Probleme beim automatischen Upgrade gegeben... Wie macht Ihr das? Viele Grüße, Andreas
XPS bzw. den Rest des EDK nutze ich (zur Zeit) nicht. Daher kann ich da nix weiter sagen. Die ISE, Core Generator und ChipScope haben sich optisch schon lang nicht wirklich verändert. Auf der Kommandozeile erst recht nicht.
Die 13.3 hat offenbar wieder neue bugs. Ein Design, das mit 13.2 durchläuft, säuft bei bestimmten Optimierungen in der 13.3 ab. Genaues morgen oder nächste Woche.
Tja, so war es bisher bei jeder neuen ISE. Wenigstens sind auch eine ganze Latte Fehler bereinigt worden. Beispielsweise kann man wieder automatisch Testbench-Grundgerüste erstellen lassen. Bei 13.1 und 13.2 ging das nach dem 3. mal nicht mehr. Am Schlimmsten ist immer nocch Impact. ISE schmiert bei mir ja gar nicht mehr ab, aber Impact immer noch genauso häufig wie schon immer.
Mit Impact habe ich keine Probleme ich nutze allerdings auch die teuren Xilinx PROMS :-)
Wir haben teilweie auch die XCF, aber das ist unabhängig davon und nur in der Impact GUI. Bei großen Projekten schmiert der reproduzierbar beim Speichern ab, wir haben öfters mal 32 und mehr Bausteine in der JTAG Kette. Auch der PromGen da drin erzeugt öfters Abstürze, vor allem in der 64 Bit Variante. Ich nutze daher wenn es geht, den Batch Modus, der geht probloemlos.
Hallo nochmal, da ein Bild manchmal mehr sagt als 1000 Wörter habe ich mal einen Screenshot angehängt. Hier sieht man, dass sich an den Symbolen schon viel getan hat. Aber einen deutlichen Unterschied zur Performance vorangegangener Versionen kann ich nicht feststellen. Nur jetzt muss ich länger nach den Icons suchen - ja ich weiß es geht auch einacher, ich beschäftige mich deshalb auch seit kurzer Zeit schon mit den Scripten... Gruß Boris
Hallo zusammen, ich habe nun die Version 13.3 installiert und bin (fast wie erwartet) mal wieder entsetzt. Es sind wieder noch mehr Warnungen geworden, ohne irgendwas am Projekt zu ändern. Ich habe sogar mal mit dem BSB ein neues Projekt erstellt. Enthält für einen XC3S1600 folgende Xilinx-Cores: Microblaze DDR-Ram RS232-Uart MDM SPI_Flash Alles Standard Xilinx Cores... Das ganze Endet dann nach der Synthese mit rund 80 (!!!) Warnungen. Hier ein Auszug der beunruhigendsten:
1 | WARNING:Route:455 - CLK Net:clk_100_0000MHzDCM0 may have excessive skew because |
2 | WARNING:Route:455 - CLK Net:sys_clk_pin_IBUFG may have excessive skew because |
3 | WARNING:Pack:266 - The function generator microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/FPU_I/Use _FPU.Using_FPU_Extended.fpu_conv_I1/Mmux_mux2<28>_4 failed to merge with F5 multiplexer microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/FPU_I/Use _FPU.Using_FPU_Extended.fpu_conv_I1/Mmux_mux2<26>_2_f5. There is a conflict for the FXMUX. The design will exhibit suboptimal timing. |
Bis jetzt habe ich noch keine Abhilfe/Ursache für diese Warnungen gefunden. Das Projekt an sich läuft ja, aber diese Warnungen sind schon bedenklich. Habt Ihr vielleicht Abhilfe oder einen Rat? Gruß, Andreas P.s.: Wußtet Ihr eigentlich, dass man nicht zwei Synthesen (aus zwei EDKs) gleichzeitig laufen lassen kann. Da gibt es wohl Probleme mit den temporären Dateien mit einer Fehlermeldung "unknown Error". Toll oder?
Andreas N. schrieb: > P.s.: Wußtet Ihr eigentlich, dass man nicht zwei Synthesen (aus zwei > EDKs) gleichzeitig laufen lassen kann. Da gibt es wohl Probleme mit den > temporären Dateien mit einer Fehlermeldung "unknown Error". Toll oder? Das läuft bei mir. Ise 13.3 auf nem CentOS 6.1 (64Bit)
Das führte bei mir gestern zu einem Abbruch von EINER Synthese. Die andere lief durch. System: Win7 Ultimate 64bit auf 8 Kernen (bzw. 4+HT) Es kam dabei ein Hinweis, dass er keinen Schreibzugriff auf irgendwelche temporäre Dateien hätte (habe mir den Pfad nicht gemerkt...) Gruß, Andreas
Andreas N. schrieb: > P.s.: Wußtet Ihr eigentlich, dass man nicht zwei Synthesen (aus zwei > EDKs) gleichzeitig laufen lassen kann. Da gibt es wohl Probleme mit den > temporären Dateien mit einer Fehlermeldung "unknown Error". Toll oder? Scheint ein Windows Problem zu sein. Ich hab schon acht Synthesen parallel auf einem Achtkern-System (Linux) durchgeführt. Allerdings lagen die EDK-Cores schon als Netzliste vor. Duke
Auf unserem Debian Server laufen auch mehrere Synthesen gleichzeitig. Seit Version 12.2 (und jetzt 13.3) gab es da noch nie Probleme. >System: Win7 Ultimate 64bit auf 8 Kernen (bzw. 4+HT) >Es kam dabei ein Hinweis, dass er keinen Schreibzugriff auf irgendwelche >temporäre Dateien hätte (habe mir den Pfad nicht gemerkt...) Wenn der Fehler wieder auftaucht kannst du ja mal den Pfad posten. Ansonsten würde ich auch sagen, dass es an der Windowsumgebung liegt. Oder teilen sich vielleicht beide Project Netzlisten / Sourcen?
Ich habe mich in den Graphical Design View im XPS verliebt. Diesen hätte es swchon eher geben sollen - oder habe ich ihn etwa immer übersehen? I love it =)
Das neue Dings da links? Das ist relativ neu. Zumindest bei der 9.x als wir damit noch hantiert hatten, gabs das nicht.
> Das neue Dings da links? Ich meine die grafische Darstellung des Design, ähnlich dem RTL Schematic in ISE. Du kannst es wie folgt in der Taskleiste aufrufen: Project -> Open Graphical Design View. Da stimmen anscheinend sogar die Proportionen mit dem Inhalt der einzelnen PCores überein (habe ich mit PlanAHead und den NGCs mal verglichen). > Zumindest bei der 9.x als wir damit noch hantiert hatten, gabs das nicht. Brauchst du kein XPS mehr oder gibt es noch ein besseres Tool? Unsere Designs sind immer sehr uB lastig und PlanAhead ist ja mit der integration von EDK noch nicht so weit :(
Guest schrieb: > Brauchst du kein XPS mehr oder gibt es noch ein besseres Tool? Wir haben momentan nur Logik-Projekte. Unsere Konzepte sind Frontends, die so dumm wie möglich sind. Die "Intelligenz" ist im PC. Da ist die einfacher, schneller und billger zu realisieren.
Hallo, die Xilinx-Leute sind schon lustig! Die liefern in der Version 13.3 Kommandozeilentools aus, die sich mit der Version 13.2 melden. --> bitinit.exe kennt z.B. den neuen Core mpmc nicht und wirft eine Fehlermeldung. Erst nach dem ich explizit den libraries_path mit -lp auf 13.3 gesetzt habe, hat es funktioniert. Sowas soll und darf doch nicht sein - oder? Was sagt Ihr eigentlich zu den Warnungen WARNING:Route:455 - CLK Net:clk_100_0000MHzDCM0 may have excessive skew because WARNING:Route:455 - CLK Net:sys_clk_pin_IBUFG may have excessive skew because WARNING:Pack:266 - The function generator microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/FPU_ I/Use _FPU.Using_FPU_Extended.fpu_conv_I1/Mmux_mux2<28>_4 failed to merge with F5 --> gibt es da Handlungsbedarf? Gruß, Andreas
Andreas N. schrieb: > Die liefern in der Version 13.3 Kommandozeilentools aus, die sich mit > der Version 13.2 melden. Hast du vielleicht beide Varianten installiert und die PATH Umgebungsvariable nicht aktualisiert?
Andreas N. schrieb: > Was sagt Ihr eigentlich zu den Warnungen > WARNING:Route:455 - CLK Net:clk_100_0000MHzDCM0 may have excessive skew > because > WARNING:Route:455 - CLK Net:sys_clk_pin_IBUFG may have excessive skew > because > WARNING:Pack:266 - The function generator > microblaze_0/microblaze_0/MicroBlaze_Core_I/Performance.Data_Flow_I/FPU_ I/Use > _FPU.Using_FPU_Extended.fpu_conv_I1/Mmux_mux2<28>_4 failed to merge with > F5 Für den Code kannst Du ja nichts. > --> gibt es da Handlungsbedarf? Nein. Nur wenn das Design nicht für ein Evaluationsboard ist, würde ich gucken ob es mit ungünstigen Temperaturen und Betriebsspannungen noch läuft. Duke
Christian R. schrieb: > Andreas N. schrieb: >> Die liefern in der Version 13.3 Kommandozeilentools aus, die sich mit >> der Version 13.2 melden. > > Hast du vielleicht beide Varianten installiert und die PATH > Umgebungsvariable nicht aktualisiert? Das habe ich mir auch schon gedacht. Deshalb habe ich auch explizit den absoluten Pfad (zu 13.3) angegeben --> gleiches Verhalten. Ich habe die Dateien auch mal binär verglichen: CRC und Dateidatum sind unterschiedlich. @Duke: Das ist ein produktives Projekt! Also auch ein von mir entwickeltes Board (stark angelehnt an das Evaboard...) Abstürze oder so hatte ich bis jetzt noch nicht. --> Du würdest also im Temperaturschrank testen? Ich finde das nicht gut von Xilinx - ich bin so eingestellt, dass meine Software (Windows oder auch Embedded) komplett ohne Warnungen kompiliert werden muss. Im SDK funktioniert das auch so weit... Aber im EDK ist das grauenvoll. Vor allem weiß man ja nicht, ob wirklich ein Problem dahinter steckt oder eben nicht... Gruß, Andreas
Andreas N. schrieb: > Vor allem weiß man ja nicht, ob wirklich > ein Problem dahinter steckt oder eben nicht... Xilinx spuckt leider wirklich sehr viele Warnungen aus. Nach den Wichtigsten greppe ich immer nochmal. Siehe [1]. Duke [1] Beitrag "Re: unbenutztes Signal"
Hallo Duke, danke für die interessante Info! Ich habe mal nach den "wichtigsten" Meldungen gegrept. Bereits ein "nacktes" Microblaze-Design mit DDR-Ram hat bereits "gated Clocks" --> sollte man hier weiter suchen - oder doch lieber ignorieren? Ich werde mich auf jeden Fall mal mit einem Xilinx FAE dazu austauschen... Gruß, Andreas
Andreas N. schrieb: > Bereits ein "nacktes" Microblaze-Design mit DDR-Ram hat bereits "gated > Clocks" --> sollte man hier weiter suchen - oder doch lieber ignorieren?
1 | WARNING:PhysDesignRules:372 - Gated clock. Clock net |
2 | mb_i/DDR_SDRAM/DDR_SDRAM/mpmc_core_0/gen_s3_ddr_phy.mpmc_phy_if_0/data_path/d |
3 | qs_delayed_col1<0> is sourced by a combinatorial pin. This is not good design |
4 | practice. Use the CE pin to control the loading of data into the flip-flop. |
Bei DDR bzw. SDRAM ist es o.k. sowas zu machen. Das ist ja auch kein synchrones Design mehr. Der Entwickler weiß hoffentlich genau, was er da gemacht hat und warum. Duke
Duke Scarring schrieb: > Andreas N. schrieb: >> Bereits ein "nacktes" Microblaze-Design mit DDR-Ram hat bereits "gated >> Clocks" --> sollte man hier weiter suchen - oder doch lieber ignorieren? >
1 | > WARNING:PhysDesignRules:372 - Gated clock. Clock net |
2 | > mb_i/DDR_SDRAM/DDR_SDRAM/mpmc_core_0/gen_s3_ddr_phy.mpmc_phy_if_0/data_path/d |
3 | > qs_delayed_col1<0> is sourced by a combinatorial pin. This is not |
4 | > good design |
5 | > practice. Use the CE pin to control the loading of data into the |
6 | > flip-flop. |
7 | > |
> Bei DDR bzw. SDRAM ist es o.k. sowas zu machen. Das ist ja auch kein > synchrones Design mehr. Der Entwickler weiß hoffentlich genau, was er da > gemacht hat und warum. --> das wollen wir doch mal hoffen ;-) Nur wenn es so ist (was ich teilweise bezweifle), dann sollte es doch möglich sein, für bestimmte Stellen diese Warnungen zu unterdrücken. Auf diese Weise könnte ein Design ohne (unnötige) Warnungen erzeugt werden. Das wäre für mich dann eine saubere Sache! --> Aber wahrscheinlich geht das wegen der Synthese nicht. Bei der Synthese (und den Optimierungen) kann wahrscheinlich irgendwann der VHDL-Code (mit ignorierten Warnungen) nicht mehr direkt zugewiesen werden - oder? Andererseits macht Xilinx ja genau solche Sachen schon: Um das 3E-Starterboard überhaupt synthetisieren zu können, muss ein "magischer Schalter" aktiviert werden. Ansonsten bricht die Synthese ab! Da war irgendwo mal ein Fehler im MIG, weshalb das dann nötig wurde... Gruß, Andreas
Hallo nochmal, meine Begeisterung steigt von Minute zu Minute: Jetzt habe ich wieder diesen tollen "unknown error". Allerdings liefen diesmal KEINE zwei EDKs gleichzeitig: ERROR:Xst:439 - No write access in C:\Users\ani\AppData\Local\Temp\ ERROR:EDK - xst: unknown error occurred. ERROR:EDK:546 - Aborting XST flow execution! Ich bin mir nicht ganz sicher, auf wen ich nun schimpfen soll: - Xilinx oder - Microsoft und Win7 oder - BEIDE Gruß, Andreas
So blöd wie es klingt, aber gibts das Verzeichnis C:\Temp? Und wenn ja, ist der User schreibberechtigt? Einige Pfad ein EDK und ISE sind da noch hardcodiert auf das C:\Temp, bringt einem Zum Wahnsinn, zumal dann eben auch mal Meldungen für das per Variable %TEMP% eigentlich gültige Temp kommen.
Christian R. schrieb: > So blöd wie es klingt, aber gibts das Verzeichnis C:\Temp? Und wenn ja, > ist der User schreibberechtigt? Einige Pfad ein EDK und ISE sind da noch > hardcodiert auf das C:\Temp, bringt einem Zum Wahnsinn, zumal dann eben > auch mal Meldungen für das per Variable %TEMP% eigentlich gültige Temp > kommen. Hallo Christian, es gibt das Verzeichnis C:\TEMP --> also in Großbuchstaben. Könnte das eventuell eine Ursache sein? Berechtigungen mit Schreibzugriff oder Vollzugriff haben: - Authentifizierte Benutzer - SYSTEM - Administratoren Berechtigungen mit NUR lesendem Zugriff haben: - Benutzer --> Und wie sollte es für einen Win7-Mausschubser (also mich) anders sein: Mein Benutzer ist "selbstverständlich" Mitglied in der Gruppe "Administratoren" ;-) Wobei ich auch unter Linux immer wieder mal unterwegs bin ;-) Unter welchem Benutzer allerdings das ganze Xilinx-Zeug läuft weiß ich jetzt gerade nicht. Wo müßte ich da nachschauen? Das Verzeichnis C:\Users\ani\AppData\Local\Temp\ hat folgende Schreibrechte (bzw. Vollzugriff): - SYSTEM - "mein Benutzername" - Administratoren Es könnte natürlich mal wieder mit den tollen Zeigern (seit Vista) auf Verzeichnisse zusammenhängen. Weil C:\Benutzer ein Zeiger (oder Symbolischer Link, oder wie auch immer das unter Windows heißt) auf C:\Users ist. Die Frage ist ja, weshalb diese Problem nur sehr sporadisch auftritt...??? Vielleicht funktioniert auch diese parallele Synthese nicht so gut (kann man in den Projektoptionen einstellen) --> falls ich weiter Probleme damit habe, werde ich dieses Feature mal ausschalten. Es hat bestimmt einen Grund, weshalb dieser Haken Standardmäßig DEAKTIVIERT ist... "Da hat sich der geneigte Xilinx-Entwickler doch bestimmt was dabei gedacht - oder?" Gruß, Andreas
Über welches Programm wird bei dir XST aufgerufen? ISE, PlanAhead oder rufst du es mit einem Script auf? Schreib doch mal etwas mehr zu deinem Problem (deiner Entwicklungsumgebung, benutzten Tools, etc.). Und kennst du den XST User Guide? Vielleicht kann er dir etwas weiter helfen...
BorisM schrieb: > Über welches Programm wird bei dir XST aufgerufen? ISE, PlanAhead oder > rufst du es mit einem Script auf? Schreib doch mal etwas mehr zu deinem > Problem (deiner Entwicklungsumgebung, benutzten Tools, etc.). Und kennst > du den XST User Guide? Vielleicht kann er dir etwas weiter helfen... Hallo Boris, den XST User Guide kannte ich ehrlich gesagt noch nicht - es gibt ja sooo viele Xilinx Dokus... Aber der scheint sehr interessant zu sein, den werde ich mir bei Gelegenheit mal näher anschauen! Danke für die Info! Zu meiner Entwicklungsumgebung: Ich benutzer das EDK13.3 aus der ISE embedded Edition. Damit erzeuge ich mir erstmal ein custom Board mit Microblaze plus Peripherie (also DDR-RAM, SPI-Flash, RS232-UARTs). Mit "create/import custom peripheral" erzeuge ich mir dann die Templates für meine eigene IP. Diese bearbeite und teste ich dann mit WebISE und ModelSIM PE. Nach erfolgreichem "generate Bitstream" im EDK exportiere ich das Design vom EDK ins SDK. Dort schreibe ich dann eben den C-Code und schiebe es mittels XMD ins FPGA bzw. RAM. (--> so umgehe ich es auch, den lästigen IMPACT nutzen zu müssen!) Den Aufruf des EDKs/SKDs mache ich tatsächlich mit einem Skript: C:\Xilinx\13.3\ISE_DS\EDK\bin\nt64\xsdk.exe -workspace .\SDK\workspace C:\Xilinx\13.3\ISE_DS\settings64.bat .\system.xmp --> so muss ich nicht ständig in den Verzeichnissen/Projekten herumsuchen... Ich hoffe, diese Beschreibung ist ausreichend... Gruß, Andreas
Um das Xilinx Zeug zu benutzen, musst du kein Admin sein. Du solltest aber das C:\Temp (grß/klein egal) für "Benutzer" auch mit Vollzugriff ausstatten. Das spinnt gerne mal rum sonst. Mit deinem StartScript weiß ich nicht, versuch mal alles über dieses settings64.bat zu starten. Es laufen definitiv mehrere xst Instanzen parallel, unser TeamCity baut auch mehrere Projekte gleichzeitig.
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