Frequency Pre-Scaler von 100MHz zu 60 Hz

[Manuel B. (manuboe94)]

Moin,

ich möchte ein CLK-Enable umsetzen. Dazu möchte ich den Systemtakt von 
100MHz eines FPGAs auf 60Hz runtertakten. Der Teile wäre somit 
100MHz/60Hz=1.666.667.
Ich habe das jetzt folgendermaßen umgesetzt:

--library UNISIM;
--use UNISIM.VComponents.all;

entity PWM_MODULE_CLK_EN is
--  Port ( );
    generic(P: integer  := 1666667);
    port(
            CLK_100MHZ_PIN:                 in std_logic;    
            ARESETN_PIN:                    in std_logic;
            CLK_EN_OUT:                     out std_logic
    ); 
end PWM_MODULE_CLK_EN;

architecture Behavioral of PWM_MODULE_CLK_EN is
-- counter state reg
    signal COUNTER: integer range 0 to 1666667;
    signal Q, Q_NEXT: unsigned(P-1 downto 0);
begin
-- counter
PWM_MODULE_CLK_EN_REG: process(CLK_100MHZ_PIN)
begin
    if CLK_100MHZ_PIN = '1' and CLK_100MHZ_PIN'event then
        if(ARESETN_PIN = '0') then
            COUNTER <= 0 after 2 ns;
            Q <= (others => '0') after 2 ns;
        else
            Q <= Q_NEXT after 2 ns;
        end if;
    end if;
end process;

-- increment and create enable pulse every p cycle
PWM_MODULE_CLK_EN_CMB: process(Q)
begin
    CLK_EN_OUT <= '0' after 2 ns;
    -- output logic   
    if Q = P-1 then
        CLK_EN_OUT <= '1' after 2 ns;
    end if;
    --next state logic
    Q_NEXT <= Q + 1 after 2 ns;   
end process;

end Behavioral;

Ich hätte den Pre-Scaler aber lieber als Potenz angegeben. Also eher so:

--library UNISIM;
--use UNISIM.VComponents.all;

entity PWM_MODULE_CLK_EN is
--  Port ( );
    generic(P: integer  := 21);
    port(
            CLK_100MHZ_PIN:                 in std_logic;    
            ARESETN_PIN:                    in std_logic;
            CLK_EN_OUT:                     out std_logic
    ); 
end PWM_MODULE_CLK_EN;

architecture Behavioral of PWM_MODULE_CLK_EN is
-- counter state reg
    signal Q, Q_NEXT: unsigned(P-1 downto 0);
begin
-- counter
PWM_MODULE_CLK_EN_REG: process(CLK_100MHZ_PIN)
begin
    if CLK_100MHZ_PIN = '1' and CLK_100MHZ_PIN'event then
        if(ARESETN_PIN = '0') then
            Q <= (others => '0') after 2 ns;
        else
            Q <= Q_NEXT after 2 ns;
        end if;
    end if;
end process;

-- increment and create enable pulse every p cycle
PWM_MODULE_CLK_EN_CMB: process(Q)
begin
    CLK_EN_OUT <= '0' after 2 ns;
    -- output logic   
    if Q = 2**P-1 then
        CLK_EN_OUT <= '1' after 2 ns;
    end if;
    --next state logic
    Q_NEXT <= Q + 1 after 2 ns;   
end process;

end Behavioral;

P wäre dann allerdings P=log2(1666667)=20,669. Kann mir da einer auf die 
Sprünge helfen, wie das trotz einer Fließkommazahl umsetzbar ist?

[Gustl B. (-gb-)]

1. 60 Hz solltest du nicht als Takt verwenden sondern erzeuge dir ein 
Clock Enable Signal das 60 mal je Sekunde für einen Takt lang High ist. 
Aber das sieht ja schon so aus als würdest du das auch so wollen.

2. Dein Code wird nicht auf Hardware funktionieren.

3.
Manuel B. schrieb:
> P wäre dann allerdings P=log2(1666667)=20,669. Kann mir da einer auf die
> Sprünge helfen, wie das trotz einer Fließkommazahl umsetzbar ist?

Naja, genaue 60 Hz gehen eben nicht.

In einer Sekunde hast du 100000000 Takte. In 1s/60 hast du dann 
1666666,6666... Takte.

Du kannst das aufruden auf 1666667 Takte. Das sind dann
59.99998800000239999952... Hz.

Du kannst auch ab und zu aufrunden und ab und zu abrunden, und zwar so, 
dass im zeitlichen Mittel die Frequenz passt.

Und wie baut man das? Du nimmst einen Zähler der von 0 bis 166666 zählt 
und dann wieder bei 0 beginnt.

Mit einer Zweierpotenz liegst du weit daneben. Nein, das macht keinen 
Sinn wenn eine Frequenz erzeugt werden soll die kein 2^n Teiler von 
deiner Taktfrequenz ist.

[Manuel B. (manuboe94)]

Ja ich habe mich da unglücklich ausgedrückt. Ich möchte einen Taktteiler 
mit einem CLK Enable realisieren.

Danke für deine Antwort. Dann lasse ich es so, wie ich es schon 
umgesetzt habe.
Aber wieso sollte mein Code nicht auf Hardware funktionieren?

[Gustl B. (-gb-)]

Manuel B. schrieb:
> Aber wieso sollte mein Code nicht auf Hardware funktionieren?

Deswegen:

Manuel B. schrieb:
> after 2 ns;

Die Hardware weiß nicht was ns sind. Deine Beschreibung "nach 2 ns" ist 
schlicht nicht auf echte real vorhandene Hardware abbildbar. Es gibt 
kein Bauteil im FPGA das eine Zeitdauer kennt.

Die Lösung ist, dass du Takte zählen musst. Ich hab das mal in den 
Anhang getan. Die Beschreibung TB_PWM_MODULE_CLK_EN ist nur die 
Testbench für die Simulation. Dort darf man so Sachen wie wait for und 
after ... verwenden weil das auch nie auf Hardware laufen muss.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Manuel B. schrieb:
> Ich habe das jetzt folgendermaßen umgesetzt
Schreib das in 1 Prozess (im Grunde kann man die Aufgabe auch ganz ohne 
Prozess miit 2 nebenläufigen Anweisungen erledigen) und lass diese 
symbolischen Verzögerungen weg.

> wie das trotz einer Fließkommazahl umsetzbar ist?
Da wäre was dazu:
http://www.lothar-miller.de/s9y/archives/72-Breite-eines-Vektors-berechnen-log2.html

> Ich hätte den Pre-Scaler aber lieber als Potenz angegeben.
Das ist doch noch umständlicher. Denn der Wert 1666667 ist keine 
Zweierpotenz und du kannst keinen "automatischen" Überlauf. Der käme 
erst bei 2097152.

[Manuel B. (manuboe94)]

Vielen Dank für eure Antworten!

[Andre G. (andgst01)]

Manche FPGAs haben zu solchen Zwecken eine PLL eingebaut.
Damit kann man dann (fast) beliebige Teilerverhältnisse erreichen.