Forum: FPGA, VHDL & Co.


Fragen zur Anwendung von CPLD & FPGA, VHDL, Verilog usw.

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Betreff Autor Antworten Letzter Beitrag
Verständnisfrage Einsynchronisieren bei mehreren Taktdomains Cihan Kalayci 16
Xilinx FPGA XC5206 - Wie clock ausgeben? Peter Krause 14
2 Clock Domains, signale verbinden Maik 7
Clockpin Spartan6 G.A. 6
Clock-Pin bei Cyclone 4 bzw. DE0-nano? Peter Fragiz 5
einfacher Takteiler, Zustand x synthese 4
Ist Lesezugriff auf Cyclone II Memoryblock in einem Takt möglich MuePlus 11
Brauche Hilfe beim Clockbuffer Trundle Trollkönig 9
FPGA mit Signalgenerator takten Daniel G. 12
Design mit zwei Takten betreiben Ralf 3
EmbDev.net Spartan 3 Digital Clock Manager Vlad Krylov 3
EmbDev.net FSM with two clock? sigit kurniawan 4
Quartus - maximale Taktfrequenz ermitteln Christian Z. 12
Clockmultiplexing vom mehreren Taktsignalen Daniel G. 31
FIFO "verliert" bei clock domain crossing die ersten 4 Takte Andreas N. 10
Clock-Enable synchronisieren Marius W. 8
EmbDev.net Dual operation with single clock Sivaprasad KUNDURU 4
FPGA Clockgenerierung Igor 7
MicroBlaze Clock-Ports / Takt-Eingänge Jan 0
Clock teilen oder Clock-Enable? Gerd M. 16
Bei Flankenerkennung Signal für einen Takt HIGH setzen quarks 17
QuartusII: ClockEnable und StorageQualifier Sigtap2 4
Xilinx Spartan 6 - Takt auf Pin legen Sigi 4
EmbDev.net Coding style suggestions for clocks and clock frequencies Martin Stolpe 1
Hochfrequente Taktleitungen auf PCB realisieren JBB 9
Cyclone IV E 250MHz LVDS Takt Johannes T. 11
Stabilität von DCM/PLL-Takten in FPGAs Gorgonzola 11
EDK: clock erzeugen mit clock generator wizard Andreas N. 0
EmbDev.net Generation of the clock of having a programmable data rate from 64bps to 30Mbps anjali komalapati 2
Zustand von halbiertem Takt abfragen: Setup/Hold okay? Udo Weizenheim 8
CPLD in-Clock Problem phanaton 25
EmbDev.net Clock generator John 0
Gated Clocks - was steckt dahinter? Chris 12
Anfängerfrage: Datenübergabe zwischen zwei Taktdomänen Jens Langecker 2
Clock Enable und Timing Constrains Johny 6
PowerPC PPC 440 Taktfrequenz Cihan Kalayci 8
Clockpins, PLL-Pins, Lattice FPGA XP2 Bernd 6
Spartan 6 maximale Taktfrequenz (clk) Thomas 5
FIFO Ausgangsdaten erst nach dem dritten Takt da Bernd 2
Multiplikation auf zwei Takte verteilen Frank M. 10
Takt teilen, Busbreite verdoppeln Dosmo 18
clock domain Verständnis L. B. 47
Xst:2110 - Clock of register <..> seems to be also used in the data or control logic of that element Knut E. 11
XILINX MGT Transceiver CLOCK CORRECTION Gilles Backhus 0
DSP48 SLICE Taktfrequenz SPARTIAT 3
Mehrere Entitys - Verschenkte Takte Torsten Müller 5
EmbDev.net Problem with clock in FPGA Vineela Tangudu 1
maximale Frequenz für non clock net input Takter 1
FSL doppel lesen in zwei Takten olpo 4
ML605 wie differentielle Clock verwenden? D. I. 3
sdc: clock wird nicht erkannt Max 4